巧用布线技术提高嵌入式系统PCB的信号完整性
引言
当今，信息世界的不断发展带动了电子技术行业的迅猛发展。随着电子技术的迅猛发展，嵌入式系统的应用越来越广泛，人们的要求也越来越严谨了，人们考虑的不再是功能和性能，而是可靠性和兼容性。印制电路板(print circuit board，PCB)是电子产品中电路元件和器件的基本支撑件，其设计质量往往直接影响嵌入式系统的可靠性和兼容性。以往，一些低速电路板中，时钟频率一般只有10 MHz左右，电路板或封装设计的主要挑战就是如何在双层板上布通所有的信号线以及如何在组装时不破坏封装。由于互连线不曾影响系统性能，所以互连线的电气特性并不重要。在这种意义下对信号低速电路板中的互连线是畅通透明的。但是随着嵌入式系统的发展，采用的电路基本上都是高频电路，由于时钟频率的提高，信号上升沿也变短，印制电路对经过信号产生的容抗和感抗将远远大于印制电路本身的电阻，严重影响信号的完整性。对于嵌入式系统，当时钟频率超过100 MHz或上升沿小于1 ns时，信号完整性效应就变得重要了。本文从高速数字电路中信号线的实际电气特性出发，建立电气特性模型，寻找影响信号完整性的主要原因及解决问题的方法，给出布线中应该注意的问题和遵循的方法和技巧。
1 信号完整性
一般可以认为信号完整性应该包括如下几点含义：信号的波形畸变应该控制在一定的范围之内，信号流的时序图能满足逻辑要求，在突发状态下信号的产生与传输过程平稳。信号完整性的破坏主要来源于两个原因，首先是由于外界干扰，特别是传导通道的干扰包括传输通道阻抗失配造成的反射影响，破坏了原来的波形；其次，数字信号在传播时会自然地发生频谱分散效应，改变了原来的波形。
当时钟频率比较高时，例如时钟达到10MHz以上或脉冲的边沿时间达到1ns 以下时，我们会发现将信号传输到预想的地方并不很容易，有许多因素会影响信号完整性问题，其中包括抖动、延迟、地电位弹跳、反射、串扰、开关噪声、电源失配、衰减、脉冲展宽、时序混乱等问题。
信号完整性问题总是要涉及信号的整个过程，因此，信号完整性保证需要整个信号工作的物理环境来实现。为此，有必要建立信号完整性系统模型。信号完整性系统模型应该包括完整信号源、信号的物理协调通道、信号完整接收三个部分。三个部分主要内容如下：
(1)完整信号源：保证产生信号的完整性。其中包括电源保证、噪声的滤除、地电位、共模消除、输出阻抗保证等内容。
(2)信号的物理协调通道： 保障信号在传输中不发生改变。其中包括：串音、延时、通道陷落、反射和谐振、带宽、衰减、阻抗控制、电路链接等等。
(3)信号完整接收：保证无失真地高效率地接收。其中包括：输入阻抗匹配、接地处理、多端网络互阻抗、退耦电容、滤波电容、输入网络信号分配和信号保护等问题
延迟(Delay)：延迟是指信号在PCB板的传输线上以有限的速度传输，信号从发送端发出到达接收端，其间存在一个传输延迟。信号延迟会对系统的时序产生影响；传输延迟主要取决于导线的长度和导线周围介质的介电常数。在高速数字系统中，信号传输线长度是影响时钟脉冲相位差的最直接因素，时钟脉冲相位差是指同时产生的两个时钟信号到达接收端的时间不同步。时钟脉冲相位差降低了信号沿到达的可预测性，如果时钟脉冲相位差太大，会在接收端产生错误的信号。
反射(Reflection)：反射就是信号在信号线上的回波。当信号延迟时间远大于信号跳变时间时，信号线必须当作传输线。当传输线的特性阻抗与负载阻抗不匹配时，信号功率(电压或电流)的一部分传输到线上并到达负载处，但是有一部分被反射了。若负载阻抗小于原阻抗，反射为负；反之，反射为正。布线的几何形状、不正确的线端接、经过连接器的传输及电源平面不连续等因素的变化均会导致此类反射。
串扰(Crosstalk)：串扰是两条信号线之间的耦合、信号线之间的互感和互容引起信号线上的噪声。容性耦合引发耦合电流，而感性耦合引发耦合电压。串扰噪声源于信号线网之间、信号系统和电源分布系统之间、过孔之间的电磁耦合。串绕有可能引起假时钟、间歇性数据错误等，对邻近信号的传输质量造成影响。现实中，无法完全消除串扰，但可将其控制在系统所能承受的范围之内。PCB板层的参数、信号线间距、驱动端和接收端的电气特性、基线端接方式对串扰都有一定的影响。对高速PCB进行布线时，如果布线空间较小或布线密度较大时，串扰问题就非常严重，它造成的电磁干扰严重影响电路的信号。为了减少串扰，布线时可以采用以下措施：对串扰敏感的信号线进行适当的端接，通过阻抗匹配减少耦合电容从而减少串扰。
过冲(Overshoot)和下冲(Undershoot)：过冲就是第一个峰值或谷值超过设定电压，对于上升沿，是指最高电压；对于下降沿，是指最低电压。下冲是指下一个谷值或峰值超过设定电压。过分的过冲能够引起保护二极管工作，导致其过早的失效。过分的下冲能够引起假的时钟或数据错误(误操作)。
振荡(Ringing)和环绕振荡(Rounding)：振荡现象是反复出现的过冲和下冲。信号的振荡即是由线上过渡的电感和电容引起的振荡，属于欠阻尼状态，而环绕振荡，属于过阻尼状态。振荡和环绕振荡同反射一样也是由多种因素引起的，振荡可以通过适当的端接予以减小，但是不可能完全消除。
地电平反弹噪声和回流噪声：当电路中有较大的电流涌动时会引起地电平反弹噪声，如大量芯片的输出同时开启时，将有一个较大的瞬态电流在芯片与板的电源平面流过，芯片封装与电源平面的电感和电阻会引发电源噪声，这样会在真正的地平面上产生电压波动和变化，这个噪声会影响其他元件的动作。负载电容的增大，负载电阻的减小，地电感的增大，同时开关器件数目的增加均会导致地弹的增大。
2 传输通道电气特性分析
在多层PCB中，绝大部分传输线不仅只布置在单个层面上，而是在多个层面上交错布置，各层面间通过过孔进行连接。所以，在多层PCB中，一条典型的传输通道主要包括传输线、走线拐角、过孔3个部分。在低频情况下，印制线和走线过孔可以看成普通的连接不同器件管脚的电气连接，对信号质量不会产生太大影响。但在高频情况下，印制线、拐角和过孔就不能仅考虑其连通性，还应考虑其高频时电气特性和寄生参数的影响。
2.1 高速PCB中传输线的电气特性分析
在高速PCB设计中，不可避免地要使用大量的信号连接线，且长短不一，信号经过连接线的延迟时间与信号本身的变化时间相比已经不能忽略，信号以电磁波的速度在连接线上传输，此时的连接线是带有电阻、电容、电感的复杂网络，需要用分布参数系统模型来描述，即传输线模型。传输线用于将信号从一端传输到另一端，由2条有一定长度的导线组成，一条称为信号路径，一条称为返回路径。在低频电路中，传输线的特性表现为纯电阻电气特性。在高速PCB中，随着传输信号频率的增加，导线间的容性阻抗减小，导线上感性阻抗增加，信号线将不再只表现为纯电阻，即信号将不仅在导线上传输，而且也会在导体间的介质中传播。
对于均匀导线，在不考虑外部环境变化的情况下，电阻R、传输线寄生电感L和寄生电容C平均分布(即L1=L2=…=Ln；C1=C2=…=Cn+1)。假设传输线为无损传输线，即R=0时，若取线参数：单位长度电容C1、单位长度电感量L1和传输线的总长度为Len，则有：
根据传输线的线参数和总长度，可计算传输线的特性阻抗Z0和时延TD，公式如下：
由以上公式可以明显看出，增大电容，减小电感，可以减小特性阻抗；减小传输线总长度，以及电容、电感，均可以减小信号线上的传输时延。
2.2 高速PCB中过孔的电气特性分析
过孔，通常是指印刷电路板中的一个孔，它是多层PCB设计中的一个重要因素。过孔可以用来固定安装插接元件或连通层问走线。从工艺层面来看，过孔一般分为三类：盲孔、埋孔和通孔。盲孔是指位于印刷线路板的顶层和底层表面，具有一定深度，用于表层线路与下面内层线路的连接，孔的深度与孔径通常不超过一定的比率。埋孔是指位于印刷线路板内层的连接孔，它不会延伸到线路板的表面。通孔穿过整个线路板，可用于实现层间走线互连或作为元件的安装定位孔。由于通孔在工艺上更易于实现，成本较低，所以一般印制电路板均使用通孔，而不用另外两种过孔。以下所说的过孔，均作为通孔考虑。
过孔作为一段特殊的传输线，在高速电路中，过孔不但产生对地的寄生电容，同时也存在着寄生电感，其电气特性的等效模型。
过孔的寄生电容给电路造成的影响主要是使数字信号上升沿减慢或变差，降低了电路的速度。过孔的寄生电容值越小，影响越小。若过孔在铺底层上的隔离孔直径为DG，过孔焊盘的直径为Dv，PCB厚度为H，板基材料介电常数为ε，则过孔寄生电容C的大小近似于：
过孔寄生电感的主要影响是降低了电源旁路电容的有效性，使整个电源供电滤波效果变差。若L为过孔的寄生电感，h是过孔的长度，DH是中心钻孔的直径，则可以用下面的公式来简单计算一个过孔近似的寄生电感：
从上式可以看出，过孔直径对电感的影响较小，过孔长度对电感影响较大。在PCB中，通常旁路电容一端通过一个通孔连接到地平面，另一端也通过一个通孔连接到电源平面，因此通孔电感的影响会增加1倍。
2.3 传输线拐角对传输通道信号完整性问题的贡献
当PCB印制线经过拐角时，印制线宽度的变化是最大的，印制线的特性阻抗变化也是最大。由于印制线在经过拐角时宽度变宽，所以走线与参考层之间的电容增大，走线的特性阻抗减小。因此，印制线拐角处存在特性阻抗不连续性，从而导致印制线上信号的反射，影响信号完整性不同几何形状拐角的反射和传输特性比较：常见PCB印制线拐角的几何形状：直角拐角、圆拐角、内外45度斜切拐角、45度外斜切拐角。
不同几何形状印制线拐角的反射和传输特性各异。传输特性呈现优良的次序依次为：直角<圆角<内外45度斜切<45度外斜切，印制线拐角最佳几何结构为直角弯曲45度外斜切。小于2GH 的频率范围，印制线拐角几何结构对信号传输特性几乎没有影响，随着频率的提高，其影响显着增强，特别是直角拐角。建议印制线拐角采用直角弯曲45度外斜切的几何结构，其自身对信号完整性的影响较小。
当信号沿均匀连线传播时，不会产生反射和传输信号的失真。但传输线上的拐角会使传输线处的阻抗发生变化，致使信号出现部分反射和失真。根据导线单位长度电容C1(单位：pF／in)，导线线宽ω(单位：in)，可通过下面公式简单估算每个拐角的寄生电容Ccorner：
在高密度电路板中信号线线宽较窄时，其拐角的寄生电容量引起的时延累加一般不太可能对信号完整性有很大影响。但对于高频敏感电路，如高频时钟线路，应考虑拐角寄生电容所产生的累加效应。
3 利用布线技巧抑制信号完整性问题
当信号从驱动源输出时，构成信号的电流和电压将互连线看作一个阻抗网络。当信号沿阻抗网络传播时，它不断感受到互连线所引起的瞬态阻抗变化。如果信号感受到的阻抗保持不变，则信号不失真。一旦阻抗发生变化，信号就会在变化处产生反射，并在通过互连线的剩余部分时发生失真。如果阻抗改变程度足够大，失真就会导致错误的触发。在信号完整性优化设计过程中，一个重要的设计目标就是：将所有的互连线都设计成均匀传输线，并减少所有非均匀传输线的长度，让整个网络中的信号所感受到的阻抗保持不变。基于此，可以归结出一些利用布线技巧抑制信号完整性问题的方法：印制导线的走线形状不要缠结、分支或硬拐角，尽量避免T形线和桩线；尽量保持同一网络信号线的线宽，减少线宽变化；减少传输线长度，增大导线宽度；要尽量增大导线间的距离；尽量减少高速信号线的过孔及拐角，减少信号线的层间转换；合理选择过孔的尺寸大小；减小信号环路面积及环路电流。总之，任何改变横截面或网络几何形状的特征都会改变信号所感受到的阻抗。布线中减少信号完整性问题的重点就是减少传输线上的阻抗突变，让整个网络中的信号所感受到的阻抗保持不变。
总之，在PCB的设计中，需要把元器件的布局、布线及每种情况下应采用的何种信号完整性问题的解决方法综合起来，才能更好地解决PCB板的信号完整性问题。
4 结语
在嵌入式系统应用广泛的当今，信号完整性成为嵌入式系统PCB设计中的一项极其重要的内容，影响着整个PCB设计的成败。在电路确定、元器件选定、PCB布局确定的情况下，可通过布线技巧来抑制信号完整性问题的出现，提高PCB的可靠性，将信号完整性问题引发的损失降到最低。本文针对嵌入式系统PCB高频环境引发的信号完整性问题，提出合理布线来抑制它的方法。通过对各种信号完整性现象的分析，并对传输线、过孔以及拐角的电气特性进行建模说明，归结出一些在PCB设计中利用布线技巧提高信号完整性的方法，具有实际的参考价值。
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