SMT讲座之电路板设计

    串并-并串转换器（SERDES）技术的发展日益需要对高速PCB，低电压差动信号（LVDS）的出现迅速提高了SERDES技术的价值。人们通常把多个SERDES电路装在一个封装内。SERDES集成电路简化了在串行数据流上两点之间的并行数据传输，减少了数据通道的数量，也就减少了连接引脚或引线的数量。

    LVDS降低了噪声，由于使用低电压，提高了数据传输率，从而降低了辐射和功耗。更重要的是，利用LVDS的差动信号，接收器能够把噪声滤掉。因为信号的抗噪性提高了，所以能够降低电压、提高数据传输率。

    这些都是高速SERDES设计的重大优点，然而，随着系统频率和引脚密度的提高，PCB的布线设计变得越来越复杂、越来越困难，而且更不利于用SERDES技术来优化PCB设计。在PCB布线设计过程中，如果正确解决了抖动、阻抗失配、串音干扰、信号反射、接地弹跳——Vcc下降和电源的高频噪声等问题，那么高速SERDES设计就能够收到令人满意的效果。

抖动

    抖动指的是在事件实际发生的时间和事件应当发生的时间之间的差。在用SERDES设计产品时，它非常重要。这个技术指标在串行器处理说明书中用Tjit表示，而且它与进入器件TCLK脚的TTL信号有关。不同厂商的产品的抖动值不同，因此，要小心注意避免因疏忽而进一步加剧SERDES链路的抖动。

    TCLK输入上的任何抖动都会直接影响串行数据流中的数据位。换句话说，在TCLK输入端产生的抖动将直接影响串行器的输出。因此，控制SERDES产品中的抖动值很重要。利用适合这类器件使用的旁路电容器能够降低电感的影响，避免不必要的抖动。利用差动设计技术，例如，匹配走线的长度、紧密地耦合和严格控制阻抗，能够进一步避免抖动。

阻抗控制

    阻抗的控制和终端负载是高速PCB设计中最基本的设计问题。阻抗失配会给数字电路带来下述不利影响。在接收器件的输入和传输器件的输出之间反射数字信号。在线路两端之间不停地来回反射信号，直至电阻性损耗全部吸收（图1）。反射信号在信号发送时会在信号上产生铃振衰减振荡，影响信号的电平和时间，而且可能严重损害线路。信号通道的失配会引起信号辐射到周围环境中。

    有两种方法可以用来控制阻抗及其影响。首先，PCB上的所有走线都具有与它本身有关的特征阻抗。这个阻抗取决于走线宽度（W）和厚度（T）、材料的介电常数（εr）以及走线和基准面之间的高度（H）。只要控制这些参数就能够控制阻抗。其次，还可以利用终端负载来减小阻抗失配。终端负载通常是一个或两个装在紧挨着接收器信号线上的分立元件。必须强调的是，如果没有对第一点所讨论的参数进行控制，终端负载也无法完全消除阻抗失配引起的破坏性影响。

串音干扰

    串音干扰是电路板上走线之间、连接线之间、走线与连接线以及其他电子元件之间由于电磁场干扰而引起的电磁耦合。

    实际上，所有类型的PCB信号都存在这种不希望发生的效应，但是，它在高速设计中最为突出， 其是对时钟信号和其他周期性信号的影响。

    一种用来降低PCB上串音干扰的技术是提供适当的参考接地面或者减少信号到参考接地之间的间隔。另一个办法是把时钟信号和其他输入/输出信号布置在不同层上。第三种办法是避免在相邻层上并行走线，并且保证在同一层上的走线之间有足够的间隔。

    第四种办法是把元件装在远离输入/输出，并且按照功能把逻辑分组。它能够减少差动信号中的串音干扰，减少SERDES器件用来通讯的其他高速信号引起的串音干扰。

信号反射

    高速差动信号的终端电阻不正确会产生阻抗失配，信号会反射回来。负载接收器将受它的影响产生铃振衰减振荡，引起误触发。源阻抗Zs必须等于走线的阻抗Zo加上Zl。差动信号输入/输出要求在接收器端增加一个终端电阻器。终端电阻器的电阻值应当与传输线的差动阻抗相匹配。对于LVDS，终端电阻的典型值是100Ω。不管怎么样，电阻器大比小强。

    在布置走线或者通孔时如果疏忽也会形成同样的阻抗失配效应。应当尽可能少用通孔。如果必须使用通孔，应当通过布线来减小接线的长度。因此，如果顶层的差动信号穿过通孔，那么它应当连接到底层或最接近于底层的走线。

接地弹跳或Vcc下降

    器件的速度越快，输出的切换时间越短，因此这类器件的输出的瞬态电流较大。结果是相对于电路板的地，器件的接地电位上升或者弹跳。人们把这种现象称为接地弹跳，只在高电平变成低电平时出现。一种相似、但相反的现象是Vcc下降或Vdd弹跳，是在低电平变成高电平时出现。在现代数字电路中，接地弹跳是似稳态的一个原因。

    接地弹跳的问题出在封装的内部，但是用一些简单的办法，就算是不能彻底消除，也能够减少PCB上的接地弹跳。使用供电层和接地层会有作用。其他方法是去耦电容器，为高频噪声提供一个到接地层的低阻抗通路，减少电源的噪音。应当把去耦电容器放在尽可能靠近封装的电源引脚和接地引脚的地方，用又厚又短的走线和更大的通孔来连接，不仅可以降低去耦电容，也可以流过更大的电流。

    设计人员也不愿意每一个接地引脚分别用一个通孔，于是在PCB上形成一个菊花链图案，增大了电流环和电感通路。

结论

    随着许多厂商推出了全双工器件，可以提高速度和采用引脚数量很多的BGA器件。如果没有全面细致地设计高速PCB的布线，会出现许多问题。许多因素都可能会对信号造成干扰，引起信号质量下降，特别是SERDES器件的工作速度。细心地设计信号的通路、配置终端电阻、妥善设计电源的连接，用这些办法，可以把使用高速SERDES器件的PCB设计得更好。