ＦＰＧＡ和ＡＳＩＣ的区别 什么是ROM,SRAM,DRAM，特点 给出ＡＳＩＣ的流程让你排序 什么是“线与”逻辑，需要注意什么 １３７的二进制，八进制，十六进制 卡洛图化简 有四种复用方式，频分多路复用，写出另外三种 三位数据分别写出奇校验和偶校验，并画出实现电路 连续接收三个１输出z＝１，其余皆输出０，要求画出mea

做了两年的FPGA了。手中经历的项目也有一些。就在此刻又一个FPGA项目宣告结题，好多感受趁着现在还新鲜着，写出来和大家一起分享。不对之处，希望得到大家的指正。另外1234并没有绝对顺序，都是有感而发，随性而写。 1. 要和人配合。以我们做硬件的工程师为例，测试的时候一般都需要软件的配合，一个对硬件来说无比复杂的

记得《佟林传》里，佟林练的基本功是“绕大树、解皮绳”，然后才练成了什么“鬼影随行、柳叶绵丝掌”。 riple     在我看来，成为一名说得过去的FPGA设计者，需要练好5项基本功：仿真、综合、时序分析、调试、验证。 riple     需要强调的一点是，以上基本功是针对FPGA

在公司里的几个月，做的项目其实不多，但是收获还是有一些，我觉得收获最大的是 设计理念的改变，这也是我这段时间最想总结的，我会在后面逐渐阐述。 版权所有，未经作者允许，禁止用于商业性质的；如对此文有疑问或想给作者提 建议请给作者发email： wangdian@tom.com    转载 １ 时序是设计出来

1 Warning: VHDL Process Statement warning at random.vhd(18): signal reset is in statement, but is not in sensitivity list ---- 没把 singal 放到 process （）中 2 Warning: Found pins ing as undefined clocks and/or memory enables Info: Assuming node CLK is an undefined clock -=-----

在QuartusII下进行编译和仿真的时候,会出现一堆warning,有的可以忽略,有的却需要注意,虽然按F1可以了解关于该警告的帮助,但有时候帮助解释的仍然不清楚,大家群策群力,把自己知道和了解的一些关于警告的问题都说出来讨论一下,免得后来的人走弯路. 下面是我收集整理的一些,有些是自己的经验,有些是网友的,希望能给大家

本来是给下面一篇帖子的回复，写了写，觉得还是放在前面，看得人会多点。 我做了10年的FPGA了，中间也做过ASIC（前端），DSP也有10年了，嵌入式短些，只有2年。在小公司待过，也在大公司待过，给别人写过简历，也收过简历，有一点心得，写出来和大家分享 1、首先要确认你的竞争力，下面的帖子在问是否会被大公司看中

QuartusII其实就是一个转换器。一个把你理解的逻辑语言转换成为器件能理解的语言，然后可以让FPGA按照你的想法去工作。我们写的那些VHDL啦，Verilog啦什么的，其实都是人类自己定义的语言，对机器来说，就是对牛弹琴了，它没可能知道人类这些傻瓜坐在那里想做什么。所以为了交流，我们需要让他们理解我们的意图，而你也

今天在群上，有人说到了电路复用的问题。现就按自己所看到所学到的写点见解。     首先：整个verilog中是以module为编写基本单元的，module不宜过大，目标是实现一些基本功能即可，module的层次不宜太深，一般3－5层即可，给module划分层次原则：实现最基本功能的为底层module，然后中层是调用这些基本m

          回想起自己学FPGA，已经有一段时间了，从开始的茫然，到后来的疯狂看书，设计开发板，调电路，练习各种FPGA实例，到最后能独立完成项目，一路走来，感受颇多，拿出来和大家分享，顺便介绍下自己的一点经验所得，希望对初学者有所帮助。 　　废话不说了，下面