登录站点

用户名

密码

产生对称时钟波形进程的三个版本(VHDL编写)

已有 1250 次阅读  2009-11-16 15:47   标签VHDL  波形  时钟  进程  编写 
版本1:  clock_pro: process(clk) is
          begin
             if clk='0' then
                clk<='1' after  10ns, '0' after  20ns;
             end if;
         end process clock_pro;
版本2: clock_pro: process is
          begin
               clk='1' after 10ns, '0' after 20ns;
               wait until clk='0';
         end process clock_pro;
版本3:clock_pro: process is
          begin
               clk='1' after 10ns, '0' after 20ns;
               wait for clk='0';
         end process clock_pro;
 

上一篇: VHDL编写的比较器 下一篇: 了解数据转换器错误及参数-AD转换设计中的基本问题整理

分享 举报