图2系统控制输入的用户界面

系统输出也有两组:带有复合同步/消隐的YpbPr接口和带有分离同步/消隐的VGA接口。FLEX10K50是系统的核心控制芯片,在这个FPGA内部,根据显示格式选择控制信号(FormatSe2lection[1..0])选择像素时钟的输入,确定显示格式(每行像素数和每场/帧的行数),并开始对像素时钟的计数,记满一行之后行计数器加一,行计数器记满一场/帧后对像素计数器和行计数器清零。根据像素时钟计数器和行计数器的计数值在相应的时刻产生相应的同步/消隐控制信号,并根据测试图案选择信号(TestingPictureSelection[4..0])产生相应的地址或控制信号,寻址或控制数据存储区得到相应的测试图案数据。

DataMemory模块用于存储测试图案数据。根据所需的数据读取速度的不同,将数据分为两种方式读取:对于高速读取的数据,如黑、白数据要以像素时钟二分频的频率进行读取,采用缓冲器预置数,然后用控制信号S[6..0]切换的方式;对于慢速读取的数据,如彩条信号,采用Add[9..0]寻址存储器,然后用Cache锁存的方式读取。

THS8134在这里有两个作用:一个是完成基本的DAC的任务,将输入的YpbPr数字信号变换为YpbPr模拟信号;另一个任务是在控制信号/SYNC、SYNC-T和/BLANK的控制下将SMPTE标准的复合同步/消隐信号叠加到YpbPr模拟信号上。MatrixTrans模块用运算放大器实现YpbPr到RGB的矩阵变换。

SyncRemove模块用模拟开关在消隐期间将信号电平切换到消隐电平从而切除了消隐期内的同步信号,切除同步的RGB信号和水平同步HSYNC、垂直同步VSYNC一起组成VGA接口输出。

2 FPGA的设计

FPGA的内部结构如图3所示。
图3 FPGA内部总体结构设计框图

FPGA内部分为六个主要模块:时钟模块(clk);像素计数模块(pixcntr);场产生模块(field);行计数与分类模块(_linecnt);同步/消隐控制信号产生模块(syncgen);测试图案产生模块(testing_picture_generator)。

时钟模块:时钟模块主要根据系统输入SEL0、SEL1的设置选择像素时钟,并将其输出给THS8134作为DAC的采样时钟。同时根据需要对时钟进行分频处理,以降低像素计数器的工作频率,提高系统的稳定性。值得注意的是,这样做的后果也导致了水平分辨率的下降。

像素计数模块:像素计数模块是整个FPGA工作的基础,根据显示格式SEL1、SEL0的设置,确定像素时钟的频率,以及每行得像素数、每场/帧的行数。记满一行之后,输出行计数有效信号,同时对像素计数器清零。

场产生模块:场产生模块中首先对行进行计数,行计数器根据显示格式SEL1、SEL0的设置所确定的每场/帧的行数,记满一场/帧之后,对像素计数器和行计数器同时清零。此外,行计数器还要根据行计数器结果和像素计数器结果产生隔行标准(1080I)所需的奇偶场信号。

行计数与分类模块:该模块根据行计数器的结果对行进行分类,并用VBI,MID,SYNC1和SYNC2编码,其中VBI为1表示该行处于消隐期间,为0标志该行为有效行;MID为1表示该行有半行开槽,为0表示该行无半行开槽;SYNC1为1表示该行的前半行有场同步期间的宽脉冲,为0表示该行的前半行无场同步期间的宽脉冲;SYNC2为1表示该行的后半行有场同步期间的宽脉冲,为0表示该行的后半行无场同步期间的宽脉冲。

同步/消隐控制信号产生模块:该模块根据像素计数器的结果,按照显示格式SEL1、SEL0的设置,产生相应的同步/消隐控制信号:/SYNC、SYNC-T、/BLANK。
测试图案产生模块:该模块根据像素计数器和行计数器的结果,按照测试图案选择控制Form_sel[4..0]的设置,产生相应的测试图案寻址信号Add[9..0]以及锁存信号cache或切换输出信号s[6..0]。

前面提到,为了简化系统设计,数据存储区根据数据存取速度的不同以两种方式存储数据:高速存取的数据以预置缓冲器输入,通过控制信号s[6..0]切换输出的方式产生图像数据。慢速存取的数据存储在EPROM中,在数据读取之前,提前给出地址Add[9..0],以保证读取数据是稳定可靠。下面以黑白格信号和彩条信号说明两种测试图案的产生。

本文实现的是21行×13列的黑白格信号,即将整个一帧有效的图像显示区域用21条水平白线和13条垂直白线分割为均匀的黑色矩形块,用以检测图像显示区域是否完整、显示器扫描线性以及边缘几何失真等。这里要求水平线的精度为2行(逐行标准时每场1行),垂直线的精度在像素时钟为27MHz时为1个像素宽度,在像素时钟为74.25MHz时为4个像素宽度。可以看出,水平、垂直方向上输出信号变化很快,这里采用了预置缓冲器输入,通过控制信号切换输出的方式产生黑白格信号。由于输出为黑白图像,所以将数字的Cb、Cr置为128输出,而亮度信号Y由控制信号S2和S5控制在黑、白电平间切换。

彩条信号用于测试显示器RGB三枪的平衡与同步。在一帧的有效的图像显示区域水平方向上等分为8条:白、黄、青、绿、品、红、蓝、黑。对于彩条信号来说,一行内图像变化很慢,所以可以将彩条数据存储在慢速EPROM中,在彩条颜色变化之前提前给出地址信号Add[9..0],然后在变化位置上输出锁存信号cache将彩条数据输出给DACTHS8134。地址Add[9..0]与锁存信号cache时序示意图如下图4所示。
图4彩条信号的地址信号Add[9..0]、锁存信号cache与视频输出的时序示意图

3结论 

        本论文基于灵活的FPGA和高性能的THS8134实现了高清晰度数字电视显示器测试信号发生器。已经实现了满足三种SMPTE的标准:1080I(1080行×1920点,隔行扫描,60Hz,符合SMPTE274M)、720P(720行×1280点,逐行扫描,60Hz,符合SMPTE296M)、480P(480行×720点,逐行扫描,60Hz,符合SMPTE293M)和一种中国高清晰度数字电视的测试标准:1080I50Hz(1080行×1920点,隔行扫描,50Hz)的中国电影电视行业推荐的13种测试图案,分别为:全白场、全黑场、条形图、可变窗、五窗口、格形图、线加窗、PLUGE、2脉冲、五阶梯、棋盘格、五阶梯加可变、彩条。该仪器的主要技术指标如表1所示。