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三星Exynos 4412（S5E4412）PCB LAYOUT设计工艺建议-夜猫PCB工作室

已有 122 次阅读 2013-07-18 16:39 标签: 工作室三星 style 夜猫开发

最近很多人咨询4412这个CPU。我们工作室也设计有几十个案子了。目前国内的开发板还几乎没有。不过国外已经开始流行起来的。我们设计的4412 目前很大一部分都是国外客户的订单。下面还说一下这个CPU 的设计工艺。

首先要了解一下 S5E4412 有两种封装，分别是POP封装和SCP封装

我们设计的4412 P0P封装PCB图

POP封装芯片图

我们设计的4412 P0P封装PCB图

SCP封装芯片图

SCP封装是属于大封装，焊盘引脚间距为0.65MM 。这个封装设计比较简单。跟A8的S5PV210 CPU 工艺完成一样。这里就不写了。大家可以看下面的S5PV210 PCB设计工艺建议。

S5PV210 PCB layout设计工艺建议---夜猫PCB工作室http://blog.sina.com.cn/s/blog_6879ccd901013vi8.html

POP封装是属于小封装焊盘引脚间距只有 0.4 MM 。这个工艺难倒了不少英雄好汉。我们工作室已经设计了不少这个封装的板子了实际上8层盲孔埋孔就可以了设计了。目前看到有几家开发板厂家已经有看到这个板子在卖了，不过应该是PCB设计能力有限，大多都是采用10层或者10层以上工艺进行设计，层数越多成本就越高。这样显然不符合量产的公司。

下面写一下8层设计采用的工艺

过孔主要有2种方案：

方案1：1-2层 1-3层 6-7层 7-8层采用4/8MIL 的激光孔 3-6层采用8/16 MIL的机械孔

方案2：1-2层 2-3层 6-7层 7-8层采用4/8MIL 的激光孔 3-6层采用8/16 MIL的机械孔

实际上这两种几乎都是一样的工艺。

走线问题：

因为POP 封装已经集成了DDR内层部分了。也就省去了内存部分走线考虑了。但是焊盘密度非常高。大部分工程师还是在这里被难住了。

走线也只能简单说明一下线宽线距 CPU 下面有少量3.5MIL 的线宽线距。其他地方都是4MIL 以上。

下面是一个8层设计 POP 封装的叠层图。

实际上POP 封装建议用10层或12层来设计。国内很多客户为了降低成本要求用8层设计。国外客户大部分都是采用10层或12层。8层设计很明显的GND和VCC层太少了。