形式化验证就是基于已建立的形式化规格，对所规格系统的相关特性进行分析和验证，以评判系统是否满足期望的特性。形式化验证并不能完全确保系统的性能正确无误，但是可以最大限度地理解和分析系统，并尽可能地发现其中的不一致性、模糊性、不完备性等错误。形式化验证的主要技术包括模型验证和定理证明。 模型

系统任务$stop、 系统任务 $finish、Disable(命名块的禁用) Disable( 命名块的禁用 ) Verilog 通过关键字 disable 提供了一种中止命名块执行的方法。 Disable 可以用来从循环中退出、处理错误条件以及根据控制信号来控制某些代码段是否被执行。对块语句的禁用导致紧接在块后面的语句被执

specify  verilog延时 检查时序的方式之一是时序仿真，在仿真过程中计算与该模块相关的延迟值；之二是静态时序验证。 （1）延迟类型 ·分布延迟：在每个独立的元件基础上定义一种建模方式是将延迟值赋给独立的门，另一种是在单独的assign语句中指定延迟值。 ·集总延迟：定义在每个独立模块基础

对于一些输出信号或者是inout信号，可以用连续赋值的方式对其进行弱0弱1赋值，比如 assign （weak0，weak1） q = 1'b1; 前面的（weak0，weak1）是说如果后边的赋值是0，则为弱0，后边的1，则为弱1.

latch up，也成为闩锁效应，注意：那个字读shuan，是指在cmos晶片电路中，电源VDD和GND之间由于寄生的npn和pnp双极性BJT相互影响而产生的特低阻抗电路，使得VDD和GND之间产生很大的电流，从而损坏电路。       在IC制造工艺中，封装密度越高，集成度越大，产生latch up的可能性越大。并且

        In microprocessor architecture an interlock is hardware that stalls the pipeline (inserts bubbles ) when a hazard is detected until the hazard is cleared. One example of a hazard is if a software program loads data from

TLB的基本概念 　　TLB：Translation lookaside buffer,即旁路转换缓冲，或称为页表缓冲；里面存放的是一些 页表 文件（ 虚拟地址 到物理地址的转换表）。 　　又称为快表技术。由于“页表”存储在主存储器中，查询页表所付出的代价很大，由此产生了TLB。 　　X86保护模式下的寻址方式：段式逻辑地址—〉

DCD（或DCDU） 语法格式： 标号 DCD（或DCDU） 表达式 DCD（或DCDU）伪指令用于分配一片连续的字存储单元并用伪指令中指定的表达式初始化。其中，表达式可以为程序标号或数字表达式。DCD也可用“&”代替。 用DCD分配的字存储单元是字对齐的，而用DCDU分配的字存储单元并不严格字对齐。 使用示例： DataTest DC

1．激励的设置 相应于被测试模块的输入激励设置为reg型，输出相应设置为wire类型，双向端口inout在测试中需要进行处理。 方法1：为双向端口设置中间变量inout_reg作为该inout的输出寄存，inout口在testbench中要定义为wire型变量，然后用输出使能控制传输方向。 eg： inout bi_dir_port;

%h%H %d%D %b%B %O %o %C%c %S%s %T%t %M%m 以上都以表达式的最大可能值所占用的位数来显示表达式当前值 %0h%0H %0d%0D %0b%0B %0O %0o 以上都以表达式的当前值最小占用的位数来显示表达式当前值 输出时，如果所有位均为不定值，则输出结果为小写的x;所有位均为高阻则输出结果为小写的z 输出时，如果部分位为不定值，则输