引言 　　 分频器 在 CPLD / FPGA 设计中使用频率比较高,尽管目前大部分设计中采用芯片厂家集成的锁相环资源 ,但是对于要求奇数倍分频（如3、5等）、小数倍（如2.5、3.5等）分频、占空比50%的应用场合却往往不能满足要求。硬件工程师希望有一种灵活的设计方法,根据需要,在实验室就能设计分频器并马上投入使用

在数字电路中不用的输入脚都要接固定电平，通过1k电阻接高电平或接地。 1. 电阻作用： 接电阻就是为了防止输入端悬空，减弱外部电流对芯片产生的干扰，保护cmos内的保护二极管,一般电流不大于10mA 上拉和下拉、限流 1. 改变电平的电位，常用在TTL-CMOS匹配 2. 在引脚悬空时有确定的状态 3.增加高电平输出时的驱动

1．激励的设置 相应于被测试模块的输入激励设置为reg型，输出相应设置为wire类型，双向端口inout在测试中需要进行处理。 方法1：为双向端口设置中间变量inout_reg作为该inout的输出寄存，inout口在testbench中要定义为wire型变量，然后用输出使能控制传输方向。 eg： inout bi_dir_port; wire b

第一个区别当然是名字：      SPI(Serial Peripheral Interface：串行外设接口);      I2C(INTER IC BUS)      UART(Universal Asynchronous Receiver Transmitter：通用异步收发器) 第二，区别在电气信号线上：      SPI总线由三

FPGA网站大全 因为帖子是转的呵呵， 现在加上我受益匪浅的xilinx公司主页，上面很多资料，研究生期间的很多设计都参考了，xilinx的参考设计；PS:大家装的ISE 文件夹下面的documents文件夹下面就有很多资料呵呵 http://china.xilinx.com/ http://www.xilinx.com/   1. OPENCORES.O

FSM是什么？FSM就是Finite（有限） State（状态）机（Machine）的缩写。（之所以中英文混写，是为了强调学懂FSM的原理是根本，刻意去采用“几段式”的写法并不重要） riple     FSM的“口味”，说的是FSM的种类和编辑方式，以及由此带来的不同的代码风格。下面就列举几种不同的“口味”，并

ＦＰＧＡ和ＡＳＩＣ的区别 什么是ROM,SRAM,DRAM，特点 给出ＡＳＩＣ的流程让你排序 什么是“线与”逻辑，需要注意什么 １３７的二进制，八进制，十六进制 卡洛图化简 有四种复用方式，频分多路复用，写出另外三种 三位数据分别写出奇校验和偶校验，并画出实现电路 连续接收三个１输出z＝１，其余皆输出０，要求画出mea

1.1   寄存器 　　在实际的数字系统中，通常把能够用来存储一组二进制代码的同步时序逻辑电路称为寄存器．由于触发器内有记忆功能，因此利用触发器可以方便地构成寄存器。由于一个触发器能够存储一位二进制码，所以把n个触发器的时钟端口连接起来就能构成一个存储n位二进制码的寄存器。 1.2 &nbs

信号在FPGA器件内部通过连线和逻辑单元时，都有一定的延时。延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。信号的高低电平转换也需要一定的过渡时间。由于存在这两方面因素，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时

系统时序设计中对时钟信号的要求是非常严格的，因为我们所有的时序计算都是以恒定的时钟信号为基准。但实际中时钟信号往往不可能总是那么完美，会出现抖动(Jitter)和偏移（Skew）问题。 所谓抖动(jitter)，就是指两个时钟周期之间存在的差值，这个误差是在时钟发生器内部产生的，和晶振或者PLL内部电路有关，布线对