Verilog的语法真的不太严格，叫类C语言，比较贴切。 例如 wire =2'b01; 我原来以为肯定是高六个bit是unknow的，结果仿真波形上看到的是它被赋值成8'b0000_0001 所以我们比如写下下面的逻辑，仿真得到的equal值是1，而不是unknow。   module test; wire a=2'b01; wire b=4'b0001; wire

//**************************************************************** // 入门篇: (秋干勿燥,冬去春来) //**************************************************************** 01. 建立项目 02. Verilog a). nand/nor/and/or; b). assignment; c). always; 04. 选设device 05. Settings: a). 加减文件

Xilinx JTAG下载线 下载线一端以JTAG的方式和FPGA/PROM芯片相连，另一端则通过USB/并口和计算机相连，为设计人员提供了由PC机配置FPGA/PROM芯片数据链路。本节介绍目前常用的Xilin下载线，以及简易下载线的制作坊法。 1．Xilinx下载线介绍 根据下载线和PC机连接方式的不同，可以将其分为USB下载线和并口下载线两大