把握DCM、PLL、PMCD 和MMCM 知识是稳健可靠的时钟设计策略的基础。
赛灵思在其FPGA 中提供了丰富的时钟资源，大多数设计人员在他们的FPGA 设计中或多或少都会用到。不过对FPGA设计新手来说， 什么时候用DCM、PLL、PMCD 和MMCM 四大类型中的哪一种，让他们颇为困惑。赛灵思现有的FPGA 中没有一款同时包含这四种资源
数字时钟管理器
顾名思义，数字时钟管理器（DCM）是一种用于管理时钟架构并有助于时钟信号成形和操控的模块。DCM 内含一个延迟锁相环（DLL），可根据输入时钟信号，去除DCM 输出时钟信号的歪斜，从而避免时钟分配延迟。
DLL 内含一个延迟元件和控制逻辑链路。延迟元件的输出是输入时钟延迟所得。延迟时间取决于延迟元件在延迟链路中的位置。这种延迟体现为针对原始时钟的相位改变或相移，这就是所谓的 “数字相移”。图1 所示的即为Virtex-4 器件中的典型DCM 模块。根据Virtex-4 FPGA 用户指南（UG070，2.6版本）的介绍，Virtex-4 中有三种不同的DCM 原语。
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