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Identify 工具分析(整理 Actel 周立功公司的影像文件) 1. Identify 概述 Identify 是 Synplicity 公司出品的一个在线调试工具,调试工具为 FlashPro3, 不能使用并口下载器 FlashByte 。它相当于一个内嵌的逻辑分析仪可以分析器件内部的信号。 目前 I
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状态机的 VHDL 设计 一. 一般状态机的 VHDL 设计 为了能获得可综合的,高效的 VHDL 状态机描述,建议使用枚举类数据类型来定义状态机的状态,并使用多进程方式来描述状态机的内部逻辑。例如可以使用两个进程来描述,一个进程描述时序逻辑,包括状态寄存器的工作和寄存器的状态输出,另一个
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独热编码即 One-Hot 编码,又称一位有效编码,其方法是使用N位状态寄存器来对N个状态进行编码,每个状态都由他独立的寄存器位,并且在任意时候,其中只有一位有效。 例如对六个状态进行编码: 自然顺序码为 000,001,010,011,100,101 独热编码则是 000001,000010,000100,001000,010000,100000
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著名的格雷码是指 2n 个不同 n 位二进制数(即 0~2n-1 ,不足 n 位在前补零)的一个排列,这个排列满足相邻的两个二进制数的 n 位数字中最多只有一个数字不同(例如 003 和 001 就有一个数位不同,而 003 和 030 有两个数位不同,不符合条件)。例如 n=2 时, (00,01,11,
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Modelsim 仿真流程-经验总结 1. Modelsim 简介 略。 2.modelsim 仿真流程: modelsim 基本的仿真流程包括建立库、建立工程并编译、仿真、调试、但在 libero 环境中运行 modelsim 时,软件自动映射库和生成工
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这是在周立功的开发板EasyFPGA030上调试通过的比较器 -- comparator.vhd library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity comparator is port(x: in std_logic_vector(1 downto 0); &
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