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FPGA 基本开发流程主要包括 :

1、设计输入（ Design Entry ）；

2、设计仿真（ Simulation ）；

3、设计综合（ Synthesize ）；

4、布局布线（ Place & Route ）；

 

设计输入

主要有原理图输入和 HDL 输入两种方式，一般开发商都同时支持两种输入方式。还有的甚至提供更多的输入方式，如 Xilinx 公司的 ISE6.0 就提供四种输入方式，包括 EDIF 网表输入。有些熟悉硬件设计的工程师开始喜欢利用原理图进行设计，这种方法非常直观，但基于可移植性和规范化方面的考虑，绝大部分深入 FPGA 设计和 ASIC 设计的工程师最终都将统一到 HDL 平台上来。

 

设计仿真

包含功能仿真和时序仿真两项主要内容，功能仿真忽略了综合和布局布线导致的时延等因素，仅仅从逻辑上进行仿真，这对设计思路的验证是有帮助的，但必须通过时序仿真作进一步验证，发现并修正时序问题。

 

设计综合

将HDL 语言生成用于布局布线的网表和相应的约束。综合效果直接导致设计的性能和逻辑门的利用效率，因此，许多可编程逻辑器件开发商都支持第三方综合和仿真工具，著名的有： Synplicity 、 Synopsys 和 ModelSim 等。

 

布局布线

工具利用综合生成的网表，在 FPGA 内部进行布局布线，并生成可用于配置的比特流文件 （有了比特流文件就可 down 到板子里了 ) 。布局布线工具与可编程逻辑器件工艺及其布线资源密切相关，一般由可编程逻辑器件开发商直接提供。

 

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