可测性设计(Design for Test,DFT)最早用于数字电路设计。随着模拟电路的发展和芯片 集成度的提高,单芯片数模混合系统应运而生,混合电路测试,尤其是混合电路中模拟电路的测试,引起了设计者的广泛关注。边界扫描是数字电路可测性设计中常用的技术,基于IE EE1149?1边界扫描技术。本文针对一款应用于大规模集成电路的CMOS高频锁相环时钟发生器,提出了一种可行的测试方案,重点讲述了锁相环的输出频率和锁定时间参数的测试,给出了具体的测试电路和测试方法。对于应用在大规模电路系统中的锁相环模块,该测试方案既可用于锁相环的性能评测,也可用于锁相环的生产测试。? 1 锁相环结构及原理 本文所要测试的是用于大规模集成电路的锁相环时钟发生器,他是一款基于0.18 μm CMOS 数字工艺设计的高频电荷泵锁相环(Charge Pump Phase Locking Loop,CPPLL),最高输出频率达1.2 GHz。 此锁相环的电路结构如图1所示,他包括输入分频器、鉴频鉴相器(Phase Frequency Detec t,PFD)、电荷泵(Charge Pump,CP)、压控振荡器(Voltage Controlled Oscillator, VCO)、环路低通滤波器(Lowpass Filter,LPF)和反馈分频器等基本单元。输入信号经过输入分频器分频为参考信号,压控振荡器的输出信号经过反馈分频器分频为反馈信号;参考信号和反馈信号在鉴频鉴相器中进行相位比较,得到相位差信号;电荷泵和低通滤波器将相位差信号转换为相应的电平信号;该电平信号控制压控振荡器的输出频率。通过反馈环路,最终达到相位锁定。锁定状态时,参考信号和反馈信号同频同相。 为了更好地抑制噪声,锁相环采用了差分的电路结构。其中,压控振荡器采用环形振荡器结 构实现,主要由3个完全相同的延迟单元顺次连接而成。
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高频锁相环的可测性设计 |
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